\frameforsection[t]{
  \label{2}
  \hanging{
    \begin{itemize}
      \item Verilog基本运算符
	\begin{itemize}
	  \item $\&$：与 , 例如： $a \& b$
	  \item $|$：或，例如： $a|b$
	  \item $\hat{\;}$：异或，例如： $a\hat{\;}b$
	  \item $\~{}$：非,例如：$\~{}a$
	\end{itemize}
      \item 把1个表达式赋给1个信号out\\
	assign out = (a\&b)|(a\&c)|(b\&c)\\
	关键字assign表明，这个语句表示的是组合逻辑函数
    \end{itemize}
  }
}
